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bob官方下载:基于京微雅格低功耗FPGA的8b/10bSERDES的接口设计

by admin on 2020年10月17日

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bob平台登录_串行接口经常用于从芯片到芯片、从电路板到电路板的数据传输。 随着系统比特率大幅减少最小千兆位范围,并行接口已经被高速串行链路和SERDES (串行器/解串bob平台登录行器)取代。 最初,SERDES是独立国家的ASSP或ASIC设备。

这几年看到了内置SERDES的FPGA设备系列,常见于高端FPGA芯片,很贵。 本提案以CME最近的低功耗系列FPGA的HR03为平台,构建8/10b的SEDES模块,包括SEDES发送单元,用几乎数字化的方法进行SERDS的CDR(ClockDataRecovery ) 1硬件模块:硬件模块如上图右图所示,主要包括收发模块。 发送模块还包括8b/10b编码器、并-串转换器、PLL (锁相环)频率合成器和发射机,交接模块包括8b/10b解码器、Comma检测器、串行8b/10b编码器将从上位协议芯片发送来的字节信号设为构成直流均衡的10位8b/10b代码,将10位编码结果串行化,通过锁相环取得并行开关所需的高速低摆动时钟,发送机在接收侧,将接收机继承的低振幅的差动信号复原为CMOS电平的串行信号,CDR从串行信号中提取时钟信息,完成串行数据的最佳采样,将由CDR完全复原的时钟切换为串行信号。 Comma检测器检测类似的Comma字符,调整字符边界,在字符边界正确的实际设计中,CDR部分由显式逻辑电路完成,为了设计的核心部分,说明了HR03中数字CDR的构建方案。

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2数字CDR:CDR模块完全恢复映射到数据的时钟,接收机根据完全恢复的时钟展开数据位偏移,由comma展开字偏移。 最后,对数据进行8b/10b解码,以便在系统中使用。

在本提案中,使用同一频率静电时钟采样方法,使用PLL生成4个时钟频率完全相同、振幅差90度的时钟,分别是clk0、clk90、clk180、clk270,这4个时钟输入几乎是后将到来的数据分别输出到4个触发器,分别以4个不同的振幅展开采样。 请注意从输出插槽到四个触发器的延迟大致相同。 如果在第1列触发器启动时分别在时钟CLK0、CLK90、CLK180、CLK270的下降沿启动,则这样启动时会得到4个数据采样点。

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这样,完全的时钟周期被分割成90度的4个区域,如果系统时钟是200MHz,上图右边的电路就等于生成了800MHz的采样率。 只有一次触发器,输入的采样数据没有准稳定性的问题,所以需要进一步处理采样点。 在这里,通过进一步启动4个采样点,可以杀死准稳定状态的问题,将采样点移动到下一个完全相同的时钟域。

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一般来说,准稳定状态的去除必须经过2、3个阶段的处理,在有效的数据输入前有数字违宪的数据,在数据采样的第一阶段,电路检测数据线上的数据的传输。 检测到数据传输时,确认传输数据的有效性。 确认数据有效后,输入高电平命令采样点有数据传输。

最后有四个输入,所以需要复用器来自由选择数据。
发送数据和采样时钟的对应关系如上图右图所示,对应于最佳的采样时钟,通过判别数据边缘方位信息确认哪个时钟是最佳的采样时钟,从由多路复用器指定的时钟区域自由选择数据位3结束语:通过显示数字电路的CDR电路,在没有硬件核心的情况下完成了FPGA上的SERDES的模块设计,通过实验性传输测试,在HR03的FPGA上完成了100~200Mbps的数据传输。

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